Le groupe électronique sur tous les fronts !

[**T2K, Hyper-Kamiokande, PEPITES, CALICE, CMS….Ce ne sont pas moins de 5 projets d’envergure auxquels participe le LLR qui voient leur composante électronique arriver à une étape cruciale. Le groupe électronique est sur le qui-vive et se tient prêt à rentrer en action. Voici une revue des projets :
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Projet sFGD

La première version de la carte « sFGD readout » est arrivée au laboratoire. Destinée à être produite en 211 exemplaires, elle sera installée sur le détecteur sFGD (super Fine Grain Detector) dans le cadre des upgrade de T2K. D’une conception très complexe, la « sFGD readout » est le fruit d’une collaboration entre le LLR et le DPNC (Université de Genève). La carte est capable de lire 256 photomultiplicateurs sur silicium à l’aide de l’ASIC « CITIROC » dans une conception multicouche très compacte. Elle fournit également la tension de polarisation HV et lit le signal des Silicon PMT, fournissant une lecture quasi sans temps mort dans une configuration presque autonome. Les cartes seront testées au LLR et à Genève avant de lancer la production complète en septembre 2022.

 

Projet HK

C’est encore une première version, cette fois du chip « HKROC » conçu par une équipe de l’UMS OMEGA, qui vient subir les assauts des premiers tests au laboratoire.
Cet ASIC, qui a pu profiter de l’expérience acquise avec le chip de lecture frontale développé pour le futur détecteur HGCAL de CMS, possède 36 voies d’entrée et permettra de lire jusqu’à 12 PMT sur 3 voies de bas, moyen et haut gain.
Le LLR, en collaboration avec OMEGA et une équipe de l’IRFU, va procéder à la caractérisation de cet ASIC et étudier ses performances. Le laboratoire va mettre en œuvre le système de contrôle et de lecture de l’ASIC via une carte d’acquisition du commerce basée sur un FPGA Xilinx Kintex Ultrascale sur laquelle le LLR a la responsabilité du développement des firmwares nécessaires au pilotage du circuit. L’objectif, pour le printemps, est de montrer auprès de la collaboration japonaise que cet ASIC est le candidat idéal pour répondre au besoin de la physique de « l’Inner Detector » de la future expérience Hyper-Kamiokande.

 

Projet PEPITES

Le système d’acquisition pour le projet PEPITES a été livré début février. Le LLR a participé à la définition de l’ASIC PEPITA (réalisé par une équipe de l’IRFU) et a assuré du consulting pour la réalisation de PEPITAS, sa carte d’accueil. Dans ce projet, Le LLR conçoit des fonctionnalités firwmare pour le bon fonctionnement de l’ASIC, qui seront implémentées sur le FPGA XILINX Zynq se trouvant sur la carte commerciale ZedBoard équipant la chaine d’acquisition. Durant ces prochaines semaines, le LLR va s’approprier l’utilisation du système et valider les différents firmwares. Un premier test a eu lieu sur une ligne de faisceau d’ARRONAX pour évaluer la fiabilité de l’électronique, avec d’excellents premiers résultats. Une nouvelle campagne aura lieu en avril lorsque sera installé à ARRONAX sur son emplacement définitif le détecteur et son système d’acquisition complet. L’objectif est de fournir pour juin, date de fin de l’ANR, un document décrivant les performances du système complet.

 

Projet CALICE

C’est une nouvelle version de la carte front-end FEV qui vient de s’installer dans la salle de tests électronique. Conçue par le LLR en collaboration avec l’IJCLAB, cette carte est équipée de 16 ASICs « SKIROC » de 64 voies conçu par l’UMS OMEGA ainsi que de capteurs de type « wafer » de silicium à base de diodes PIN. Une carte représentera un élément de lecture de 1024 voies d’un futur calorimètre destiné au futur collisionneur e+e-. Les prochaines semaines seront consacrées à valider l’électronique présentes sur cette carte. L’objectif est de réaliser une couche de détection comprenant 8 à 12 cartes suivant la topologie de détecteur.

 

Projet CMS/HGCAL/Trigger

En parallèle avec la préparation des tests de production du chip d’électronique frontale HGCROC pour le détecteur HGCAL de CMS, les prochains mois verront la mise œuvre des tests d’électronique dorsale, sur plateforme hardware, du bloc algorithmique "TriggerCell Processor " développé au LLR et correspondant à l’étage 1 du système de déclenchement de HGCal, le futur calorifère à haute granularité de l’expérience CMS. Cet algorithme sera évalué sur la carte « SERENITY » réalisée par la collaboration CMS afin de gérer les énormes débits de données induits par le futur fonctionnement à haute luminosité du LHC dans le cadre du programme de mise à niveau de la phase 2. SERENITY est une carte « porteuse » à usage général compatible avec la plupart des sous-détecteurs en cours de développement pour la mise à niveau de la phase 2. Sur cette carte, une sélection de cartes filles de diverses conceptions avec des FPGA Xilinx Kintex Ultrascale, Kintex Ultrascale+ et Virtex Ultrascale+ permettra de tester les firmwares.

De fait, ce ne sont pas moins de 24 firmwares différents réalisés au LLR qui seront nécessaires pour couvrir le partitionnement géométrique du détecteur. Pour répondre à cette complexité, un système de génération générique et paramètrable sera appliqué. Un jeu de pattern de physique sera injecté sur la carte et une méthode permettant de valider les différents codes sera évaluée.